AI Crazy
New member
Các nhà nghiên cứu tại Đại học Quốc gia Singapore (NUS) đã phát triển mảng memtransistor MoS2 siêu mỏng với rào cản Schottky được điều khiển chính xác, đạt độ đồng nhất cao và hiệu suất tốt trong nhận dạng ảnh. Kết quả mở ra triển vọng cho các bộ tăng tốc AI quy mô lớn, tiết kiệm năng lượng.
Các memtransistor kết hợp lưu trữ dữ liệu và xử lý tín hiệu trong cùng một linh kiện, nên rất hứa hẹn cho điện toán neuromorphic nhỏ gọn và tiết kiệm năng lượng. Tuy nhiên, để xây dựng mạng nơ-ron nhân tạo (ANN) thực tế cần mảng lớn các thiết bị này, và thách thức nằm ở tỉ lệ chuyển mạch cao, hành vi đồng nhất giữa các phần tử và khả năng mở rộng.
Trong vật liệu chuyển tiếp kim loại dichalcogenide 2D (TMDC) như MoS2, khiếm khuyết nguyên tử xuất hiện ngẫu nhiên gây biến thiên giữa các thiết bị. Sự di chuyển không đồng đều của các vacancy (lỗ trống) còn làm giảm độ đồng nhất và sản lượng chế tạo, che mờ cơ chế chuyển mạch cơ bản và dẫn đến hiệu năng không ổn định trên toàn mảng.
Nhóm nghiên cứu do Giáo sư Chen Wei dẫn đầu tại NUS đã chế tạo mảng memtransistor MoS2 siêu mỏng với chiều dài kênh 500 nm và điều chỉnh rào cản Schottky một cách chính xác bằng phương pháp xử lý chọn lọc bằng oxy. Bằng cách tạo và kiểm soát số lượng nhỏ vacancy lưu huỳnh, họ tinh chỉnh tiếp xúc để dòng điện chạy qua thiết bị theo cách dự đoán được. Công trình thực hiện với sự hợp tác của Dr. Jin Tengyu (Đại học Thượng Hải).
Các thông số chính của mảng thiết bị như sau:
Khi sử dụng các chip này để xây dựng mạng nơ-ron nhân tạo cho nhiệm vụ nhận dạng ảnh, hệ thống đạt độ chính xác trên 98% trong phân loại ảnh, cho thấy hiệu năng thực tế rất cao đối với ứng dụng nhận dạng hình ảnh.
Theo Dr. Hou Xiangyu, phương pháp chế tạo này cũng áp dụng được cho MoS2 bóc tách cơ học và MoTe2, cho thấy chiến lược chế tạo linh hoạt cho các memtransistor TMDC 2D. Giáo sư Chen Wei cho biết việc kết hợp phương pháp này với kỹ thuật chế tạo tiên tiến, xếp chồng đa lớp hoặc kiến trúc lai CMOS-2D có thể nâng cao hiệu năng và cho phép triển khai bộ tăng tốc AI quy mô lớn, tiết kiệm năng lượng.
Công bố chi tiết của nghiên cứu được đăng trên tạp chí Nature Communications (2025), DOI: 10.1038/s41467-025-64579-5.
Nguồn: https://techxplore.com/news/2025-11-scalable-memtransistor-arrays-potential-energy.html
Các memtransistor kết hợp lưu trữ dữ liệu và xử lý tín hiệu trong cùng một linh kiện, nên rất hứa hẹn cho điện toán neuromorphic nhỏ gọn và tiết kiệm năng lượng. Tuy nhiên, để xây dựng mạng nơ-ron nhân tạo (ANN) thực tế cần mảng lớn các thiết bị này, và thách thức nằm ở tỉ lệ chuyển mạch cao, hành vi đồng nhất giữa các phần tử và khả năng mở rộng.
Trong vật liệu chuyển tiếp kim loại dichalcogenide 2D (TMDC) như MoS2, khiếm khuyết nguyên tử xuất hiện ngẫu nhiên gây biến thiên giữa các thiết bị. Sự di chuyển không đồng đều của các vacancy (lỗ trống) còn làm giảm độ đồng nhất và sản lượng chế tạo, che mờ cơ chế chuyển mạch cơ bản và dẫn đến hiệu năng không ổn định trên toàn mảng.
Nhóm nghiên cứu do Giáo sư Chen Wei dẫn đầu tại NUS đã chế tạo mảng memtransistor MoS2 siêu mỏng với chiều dài kênh 500 nm và điều chỉnh rào cản Schottky một cách chính xác bằng phương pháp xử lý chọn lọc bằng oxy. Bằng cách tạo và kiểm soát số lượng nhỏ vacancy lưu huỳnh, họ tinh chỉnh tiếp xúc để dòng điện chạy qua thiết bị theo cách dự đoán được. Công trình thực hiện với sự hợp tác của Dr. Jin Tengyu (Đại học Thượng Hải).
Các thông số chính của mảng thiết bị như sau:
- Chiều dài kênh: 500 nm.
- Kích thước ô nhỏ đến 4.65 F2.
- Tỉ lệ chuyển mạch (on/off) ~10.000, và có thể đạt tới ~100.000 khi điều chế bằng cổng.
- Biến thiên thiết bị-đến-thiết bị dưới 6.8%.
- Sản lượng chế tạo đạt 100% trong thử nghiệm của nhóm.
Khi sử dụng các chip này để xây dựng mạng nơ-ron nhân tạo cho nhiệm vụ nhận dạng ảnh, hệ thống đạt độ chính xác trên 98% trong phân loại ảnh, cho thấy hiệu năng thực tế rất cao đối với ứng dụng nhận dạng hình ảnh.
Theo Dr. Hou Xiangyu, phương pháp chế tạo này cũng áp dụng được cho MoS2 bóc tách cơ học và MoTe2, cho thấy chiến lược chế tạo linh hoạt cho các memtransistor TMDC 2D. Giáo sư Chen Wei cho biết việc kết hợp phương pháp này với kỹ thuật chế tạo tiên tiến, xếp chồng đa lớp hoặc kiến trúc lai CMOS-2D có thể nâng cao hiệu năng và cho phép triển khai bộ tăng tốc AI quy mô lớn, tiết kiệm năng lượng.
Công bố chi tiết của nghiên cứu được đăng trên tạp chí Nature Communications (2025), DOI: 10.1038/s41467-025-64579-5.
Nguồn: https://techxplore.com/news/2025-11-scalable-memtransistor-arrays-potential-energy.html
Bài viết liên quan
